绪论

及时部分 Verilog数字设计基础

第1章 Verilog的基本知识

1.1 硬件描述语言HDL

1.2 Verilog HDL的历史

1.2.1 什么是Verilog HDL

1.2.2 Verilog HDL的产生及发展

1.3 Verilog HDL和VHDL的比较

1.4 Verilog的应用情况和适用的设计

1.5 采用Verilog HDL设计复杂数字电路的优点

1.5.1 传统设计方法——电路原理图输入法

1.5.2 Verilog HDL设计法与传统的电路原理图输入法的比较

1.5.3 Verilog的标准化与软核的重用

1.5.4 软核、固核和硬核的概念及其重用

1.6 采用硬件描述语言(Verilog HDL)的设计流程简介

1.6.1 自顶向下(Top Down)设计的基本概念

1.6.2 层次管理的基本概念

1.6.3 具体模块的设计编译和仿真的过程

1.6.4 具体工艺器件的优化、映像和布局布线

小结

思考题

第2章 Verilog语法的基本概念概述

2.1 Verilog模块的基本概念

2.2 Verilog用于模块的测试

小结

思考题

第3章 模块的结构、数据类型、变量和基本运算符号概述

3.1 模块的结构

3.1.1 模块的端口定义

3.1.2 模块内容

3.1.3 理解要点

3.1.4 要点总结

3.2 数据类型及其常量和变量

3.2.1 常量

3.2.2 变量

3.3 运算符及表达式

3.3.1 基本的算术运算符

3.3.2 位运算符

小结

思考题

第4章 运算符、赋值语句和结构说明语句概述

4.1 逻辑运算符

4.2 关系运算符

4.3 等式运算符

4.4 移位运算符

4.5 位拼接运算符

4.6 缩减运算符

4.7 优先级别

4.8 关键词

4.9 赋值语句和块语句

4.9.1 赋值语句

4.9.2 块语句

小结

思考题

第5章 条件语句、循环语句、块语句与生成语句

概述

5.1 条件语句(if_else语句)

5.2 case语句

5.3 条件语句的语法

5.4 多路分支语句

……

第二部分 设计和验证部分

第三部分 设计示范与实验练习

第四部分 语法篇